Mapeamento de Processos Paralelos em Arquiteturas

Para maximizar o desempenho de um chip multi-core, que é limitado pelos acessos concorrentes aos vários níveis de memória compartilhada, deve-se otimizar o mapeamento dos fluxos de execução (processos) executados no processador. Nos processadores atuais, o mapeamento deve levar em consideração a hierarquia de memória cache; nos processadores projetados para os anos próximos, deve-se levar em consideração uma topologia de rede-on-chip, com tempos de latência e vazão diferentes. Nos dois casos, o mapeamento necessita-se de informações sobre os acessos à memória ou aos sistemas de Entrada/Saída efetuados pelos processos; essas informações serão obtidas por uma ferramenta de visualização do comportamento do programa. O cálculo do mapeamento poderá ser efetuado ou por técnicas estáticas de particionamento de grafos (ou seja, antes da execução de um programa), ou dinamicamente com migração de processos.. Situação: Concluído; Natureza: Pesquisa. Alunos envolvidos: Graduação: (3) / Mestrado acadêmico: (5) / Doutorado: (6) . Integrantes: Marcia Cristina Cera - Integrante / Philippe Olivier Alexandre Navaux - Coordenador / Nicolas Maillard - Integrante / Alexandre Carissimi - Integrante. Financiador(es): Conselho Nacional de Desenvolvimento Científico e Tecnológico - Auxílio financeiro.

2010 - 2011